Główny Problem: „Prawie Synchroniczny” to Nie Synchroniczny

Nazwa „Plezjochroniczna” oznacza „prawie synchroniczna”. Wskazuje to na centralne wyzwanie w PDH: jak połączyć kilka strumieni cyfrowych (dopływów), z których każdy ma swój własny, bardzo dokładny, ale nieznacznie różniący się zegar, w jeden, szybszy strumień?

Wyobraźmy sobie cztery strumienie E1, każdy nominalnie o przepływności 2,048 Mbit/s, docierające do multipleksera E2. Jeden strumień może w rzeczywistości działać z prędkością 2,04801 Mbit/s, a inny 2,04799 Mbit/s z powodu drobnych niedoskonałości zegarów. Próba prostego przeplotu ich bitów przy użyciu idealnego zegara spowodowałaby, że bufor dla szybszego strumienia w końcu by się przepełnił, a bufor dla wolniejszego by się opróżnił. Prowadziłoby to do poślizgów bitowych i uszkodzenia danych.

Rozwiązanie: Justyfikacja (Upychanie Bitów)

PDH rozwiązuje problem niedopasowania taktowania za pomocą sprytnej techniki zwanej justyfikacją, powszechnie znaną jako upychanie bitów (bit stuffing). Zasada polega na tym, aby pojemność strumienia wyższego rzędu była nieco większa niż teoretycznie potrzeba, a dodatkowa przestrzeń została wykorzystana do kompensacji różnic czasowych.

Jak Działa Justyfikacja?

1. Nadmiarowa Pojemność: Multiplekser wyższego rzędu (np. E2 o przepływności 8,448 Mbit/s) działa z przepływnością nieco wyższą niż suma nominalnych przepływności jego czterech dopływów E1 ($4 \times 2,048 = 8,192 \text{ Mbit/s}$). Tworzy to dodatkowe pozycje na bity w ramce wyjściowej.
2. Możliwość Justyfikacji: W strukturze ramki wyższego rzędu dla każdego dopływu przewidziana jest specjalna pozycja bitowa, zwana „szczeliną czasową możliwości justyfikacji” lub „bitem upychanym”.
3. Decyzja o Justyfikacji: Dla każdego dopływu multiplekser monitoruje stan swojego bufora wejściowego.
   • Jeśli dopływ jest wolniejszy niż przydzielona mu pojemność, bufor zacznie się opróżniać. Aby temu zapobiec, multiplekser wstawia „bit upychany” (pusty bit, który nie niesie informacji) w szczelinę możliwości justyfikacji.
   • Jeśli dopływ jest szybszy, jego bufor się zapełnia. Wtedy multiplekser wykorzystuje szczelinę możliwości justyfikacji do przesłania prawdziwego bitu danych z dopływu.
4. Sygnał Sterujący: Aby poinformować odbiornik co ma zrobić, multiplekser wysyła sygnał za pomocą oddzielnych Bitów Sterowania Justyfikacją w nagłówku ramki. Dla niezawodności jest to często kod z głosowaniem większościowym (np. `111` oznacza „bit upychany obecny”, `000` oznacza „bit danych obecny”).

Konsekwencja: Jitter Justyfikacyjny

Chociaż justyfikacja rozwiązuje problem synchronizacji, wprowadza własny artefakt: jitter justyfikacyjny, znany również jako jitter czasu oczekiwania.

W demultiplekserze bity upychane są usuwane na podstawie bitów sterujących, a oryginalne dane z dopływu są odczytywane do kolejnego bufora elastycznego. Zegar odczytu musi być gładki i mieć średnią częstotliwość oryginalnego dopływu. Jednakże dane docierają nierównomiernie – czasami jest bit danych w szczelinie justyfikacji, a czasami jest tam przerwa. Ta nierównomierność w napływie danych powoduje wahania poziomu zapełnienia bufora, co przekłada się na fluktuacje fazy o niskiej częstotliwości (jitter i wander) w zrekonstruowanym sygnale zegarowym.

Jitter ten jest fundamentalną cechą PDH i musi być odfiltrowany przez Pętlę Synchronizacji Fazowej (PLL) w urządzeniu odbiorczym w celu przywrócenia czystego, stabilnego zegara dla strumienia dopływowego, zanim zostanie on wysłany dalej.