Mechanizm Dopełniania Bitów

Taktowanie plezjochroniczne i niezależne zegary

Określenie „plezjochroniczny” oznacza „prawie synchroniczny”. Zalecenie ITU-T G.810 opisuje każdy dopływ jako mający własne źródło taktowania. Nominalne częstotliwości są równe, ale ich rzeczywiste wartości nieznacznie się różnią, dlatego multiplekser musi połączyć dopływy w jeden strumień o większej przepływności.

Rozważmy cztery strumienie E1, każdy o nominalnej przepływności 2,048 Mbit/s, doprowadzone do multipleksera E2. Jeden może działać z przepływnością 2,04801 Mbit/s, a inny z przepływnością 2,04799 Mbit/s wskutek różnic zegarów. Przeplot ze stałym zegarem wyjściowym stopniowo wypełniałby bufor szybszego dopływu i opróżniał bufor wolniejszego dopływu. Bez adaptacji przepływności granice buforów powodowałyby poślizgi i utratę danych.

Justyfikacja dodatnia

W PDH różnice częstotliwości kompensuje się za pomocą justyfikacji, nazywanej również wstawianiem bitów (pulse stuffing). W justyfikacji dodatniej strumień wyższego rzędu ma pojemność większą od sumy nominalnych przepływności dopływów. Wyznaczone pozycje absorbują różnicę między zegarami dopływów i zegarem wyjściowym.

Jak działa justyfikacja dodatnia?

1. Nadmiarowa pojemność: Multiplekser E2 działa z przepływnością 8,448 Mbit/s, większą od nominalnej sumy czterech dopływów E1 ($4 \times 2,048 = 8,192 \text{ Mbit/s}$). Różnica 0,256 Mbit/s zapewnia pozycje do justyfikacji i narzut ramki.
2. Pozycja justyfikacyjna: W ramce wyższego rzędu dla każdego dopływu przewidziana jest jedna pozycja J. Przenosi ona bit danych albo bit dopełnienia.
3. Decyzja o justyfikacji: Multiplekser monitoruje poziom zapełnienia bufora wejściowego każdego dopływu.
   • Jeśli dopływ jest wolniejszy od przydzielonej mu pojemności, bufor zaczyna się opróżniać. Multiplekser umieszcza wtedy w pozycji J bit dopełnienia, który nie zawiera danych dopływu.
   • Jeśli dopływ jest szybszy, bufor się wypełnia. Multiplekser wykorzystuje pozycję J do przesłania rzeczywistego bitu danych dopływu.
4. Sygnał sterujący: Multiplekser informuje odbiornik za pomocą oddzielnych bitów sterowania justyfikacją umieszczonych w narzucie ramki. Zalecane jest głosowanie większościowe. W ramce E3 trzy bity C opisują decyzję dla każdego dopływu, a w ramce E4 pięć bitów C. Wzorce 111 i 11111 oznaczają justyfikację dodatnią, natomiast 000 i 00000 jej brak.

Opisany mechanizm dotyczy justyfikacji dodatniej. Zalecenie ITU-T G.745 opisuje również warianty z justyfikacją dodatnią, zerową i ujemną, w których pozycja justyfikacyjna pełni inną funkcję. Bity C należą do narzutu ramki i nie zmieniają jej długości.

Jitter justyfikacyjny i odtwarzanie zegara

Justyfikacja kompensuje różnice częstotliwości, ale wprowadza własną zmianę fazy określaną jako jitter justyfikacyjny lub jitter oczekiwania. Zalecenie ITU-T O.171 używa tej nazwy dla wolnozmiennej składowej fazy wytwarzanej przez demultiplekser z justyfikacją impulsową.

W demultiplekserze bity dopełnienia są pomijane na podstawie bitów sterujących, a dane dopływu trafiają do bufora elastycznego. Zegar odczytu jest wygładzany i pracuje ze średnią częstotliwością dopływu. Dane docierają jednak nierównomiernie, ponieważ pozycja J czasem zawiera bit danych, a czasem bit dopełnienia. Zmiany poziomu zapełnienia bufora powodują zmiany fazy odtwarzanego zegara. Zgodnie z G.810 składowe o częstotliwości co najmniej 10 Hz są jitterem, a składowe poniżej 10 Hz wanderem, więc wzorzec dopełniania może tworzyć oba rodzaje zmian.

Odbiornik wygładza tę zmianę za pomocą układu odtwarzania zegara, często realizowanego przez pętlę synchronizacji fazowej (PLL). Układ odtwarza stabilny zegar dopływu przed dalszą transmisją. G.751 definiuje limity interfejsów, a topologię układu odtwarzania zegara określa implementacja urządzenia.

Dla interfejsu 139,264 Mbit/s G.751 ogranicza jitter na wyjściu dopływu E3 do 0,3 UI międzyszczytowo w paśmie do 800 kHz oraz do 0,05 UI w paśmie pomiarowym od 10 kHz do 800 kHz, przy prawdopodobieństwie 99,9% w czasie 10 sekund. Limit jitteru na wyjściu złożonego sygnału E4 wynosi 0,05 UI międzyszczytowo w paśmie od 200 Hz do 3,5 MHz. ITU-T G.823 wymaga dla wejścia E4 tolerancji co najmniej 0,075 UI w paśmie od 10 kHz do 3,5 MHz, przy czym 1 UI odpowiada 7,18 ns.